Pompe à filtre pour piscine : commande – soldes – meilleur guide – Top 10 des meilleures tentes instantanées 2020

Ce texte fait partie de la collection Expertise Perception, rendue possible grâce au financement d’Intel.

En ce qui concerne l’expertise de fabrication, on nous apprend que les transistors plus petits sont plus hauts. Ils changent plus rapidement et consomment beaucoup moins d’énergie. Ils occupent beaucoup moins de surface, laissant de la place pour des cœurs supplémentaires, un cache supplémentaire et, en fin de compte, une efficacité accrue. Et lorsque les fonderies peuvent associer des matrices supplémentaires sur une tranche de silicium de taille identique, les prix baissent. Ce n’est pas un choc que le monde de l’expertise anticipe chaque évolution du psy avec un souffle coupé.

Cependant, tous les nœuds ne sont pas créés égaux. Encore une fois en 2017, Mark Bohr, l’ancien directeur de la structure et de l’intégration d’Intel, a affirmé que le processus 14 nm de la société avait environ trois ans d’avance sur la technologie 10 nm de la concurrence avec une densité comparable. Dans ce cas, la densité renvoie à la variété de transistors emballés directement dans une unité d’espace (parfois millimètres carrés). Apparemment suffisant, il a en outre confirmé que des variations améliorées du nœud 14 nm d’Intel surpasseraient vraiment son premier effort de 10 nm, bien qu’avec une consommation d’énergie plus vive.

À l’heure actuelle, les transistors améliorés de 10 nm jouent un rôle clé dans la desserte de la nouvelle plate-forme cellulaire Intel Tiger Lake, avec des charges d’horloge plus élevées que la conception Ice Lake de la génération précédente. Les transistors sont à la fois plus rapides et plus respectueux de l’environnement que tout autre cours précédent, rivalisant avec l’expertise 7 nm des concurrents. Comment un tel facteur est-il réalisable? Intel affirme se spécialiser dans les améliorations de fabrication au-delà de la mise à l’échelle des caractéristiques classiques, rappelant les nouvelles fournitures et architectures système. Intel appelle le nœud 10 nm SuperFin qui en résulte.

«L’énergie mixte de ces améliorations nous permet d’offrir une augmentation spectaculaire de l’efficacité du processeur, ce qui en fait la plus grande amélioration de nœud unique de l’histoire d’Intel», déclare le Dr Ruth Mind, membre Intel au sein du groupe d’expertise et de fabrication. Jetons un coup d’œil aux sciences appliquées suralimentant le cours de 10 nm avec ce que le Dr Mind prétend être presque l’efficacité égale d’une transition de nœud complet.

Facteurs clés

• Le nœud SuperFin 10 nm est une amélioration attendue depuis longtemps du premier cours de fabrication 10 nm d’Intel de
• Intel a effectué de nombreuses améliorations au-delà des options de transistors plus petites pour comprendre les principaux bons points
• Un cours de SuperFin amélioré 10 nm délibéré doit être conçu sur mesure pour les processeurs et les GPU intermédiaires.

L’efficacité et l’énergie sont plus que simplement l’identification du nœud

Dès qu’il était un temps, les nœuds avaient été désignés par une mesure caractéristique minimale – parfois la taille de la grille du transistor, ou le trajet des électrons d’intervalle de l’alimentation du transistor à la vidange. Cela s’est modifié progressivement au fur et à mesure que différents éléments du transistor recevaient de plus petits et que les longueurs de grille arrêtaient la mise à l’échelle de manière aussi agressive.

Ci-dessus: en 2017, nous savions qu’il faudrait quelques améliorations de nœuds pour que l’expertise 10 nm d’Intel surpasse le cours mature de 14 nm.

À l’heure actuelle, les noms de nœuds signifient en grande partie le progrès générationnel. Ils ne reproduisent pas la taille de la porte; le pas, la largeur ou la crête des ailettes récentes de transistor à effet de champ (FET); et même la densité des transistors. Il est par conséquent difficile de couper à travers la publicité et d’examiner les cours concurrents des sciences appliquées principalement en fonction de leurs noms.

Cependant, étant donné qu’Intel a eu du mal à transmettre 10 nm à la fabrication, l’entreprise devrait maintenant subir des contrastes entre ses transistors 10 nm et les nœuds 7 nm de TSMC et Samsung. Heureusement pour Intel, le nœud 10 nm tient sa place, malgré le fait que la dénomination suggère dans tout autre cas. Un financement important pour augmenter le 10 nm a aidé Intel à faciliter une amélioration de la densité d’environ 2,7x sur 14 nm, en emballant plus de 100 millions de transistors dans un millimètre carré d’espace de matrice.

«La mise à l’échelle agressive a été rendue possible par des améliorations qui sont passées du système de transistors aux interconnexions en acier et au niveau de la cellule d’extrémité et au-delà», a déclaré Mind lors du dernier Structure Day 2020 d’Intel.

La longue rue à 10nm

L’une de ces innovations est le quadrillage auto-aligné, un cours utilisé pour dépasser les limites de décision de la lithographie et créer des interconnexions très denses. Le nœud 10 nm d’Intel est le principal à utiliser une configuration quadruple auto-alignée sur les couches d’acier inférieures pour entraîner une mise à l’échelle du pas d’interconnexion de 52 nm à 14 nm jusqu’à 36 nm, ce qui rapproche les fils reliant les transistors collectivement.

Ces mêmes couches d’acier utilisent en outre des interconnexions natives de cobalt pour la première fois, ce qui diminue les conséquences de l’électro-migration et diminue de moitié par résistance par rapport au cuivre sur les pas d’interconnexion les plus étroits.

Le cours de 10 nm d’Intel intègre également l’expertise COAG (contact over live gate). Selon Kaizad Mistry, codirecteur de la croissance de l’expertise logique chez Intel, déplacer le contact de sa place conventionnelle après le transistor vers le dessus, améliore la mise à l’échelle de l’espace de 10%.

Ci-dessus: l’expertise de contact sur la porte est sans aucun doute l’une des options du cours 10 nm d’Intel, qui permet d’améliorer la mise à l’échelle de l’espace d’environ 10%.

Une mise à l’échelle de densité supplémentaire à 10 nm est obtenue en divisant par deux la variété d’espaceurs, ou portes factices, entre les cellules. À 14 nm, Intel a utilisé une porte factice à chaque arrivée de sa cellule. Avec deux cellules aspect par aspect, cela ressemblait à une paire de portes factices adjacentes. Les cellules peuvent désormais partager une porte, offrant une mise à l’échelle supplémentaire d’environ 20% de l’espace.

Le raffinement des sciences appliquées qui sont entrées dans le cours 10 nm d’Intel a retardé la fabrication en quantité plus importante que ce que l’entreprise aurait souhaité. Néanmoins, ils ont finalement jeté les bases des améliorations présentes dans 10 nm SuperFin. «La période où l’on obtient d’importants gains d’efficacité en réduisant simplement les options de transistors est derrière nous», a déclaré Mind. Désormais, les améliorations apportées à la pile de méthodes promettent une augmentation considérable.

10nm SuperFin = SuperMIM + FinFET redéfini

Après des années à améliorer ses améliorations intranodes 14 nm, Intel est un peu plus artistique avec sa nomenclature. 10nm SuperFin est dérivé d’un tout nouveau je savaisr Conception de condensateurs MIM (métal-isolant-métal) et ce que l’entreprise appelle un FinFET.

Ci-dessus: quelques-unes des améliorations du SuperFin 10 nm se concentrent sur les améliorations apportées à la conception des transistors d’Intel.

«À l’intérieur du transistor, nous avons amélioré la progression épitaxiale des constructions cristallines sur l’alimentation et le drain, augmentant la pression et réduisant la résistance», a déclaré Mind. En conséquence, un cadeau supplémentaire peut circuler via le canal. Les améliorations apportées à la structure d’alimentation et de drain du FinFET améliorent encore la mobilité des canaux, permettant aux porteurs de coûts comme les électrons de manœuvrer plus rapidement. En outre, un pas de porte plus grand crée une chance pour une plus grande présence de lecteur, entretenant des fonctionnalités de puce sensibles aux performances. Collectivement, ces améliorations au niveau du transistor permettent au SuperFin 10 nm d’atteindre des charges d’horloge plus importantes à n’importe quelle tension définie par rapport au cours unique de 10 nm d’Intel.

Le cours SuperFin 10 nm utilise des alimentations de barrière plus minces qui réduisent de 30% la résistance d’entrée d’interconnexion verticale (par le biais de). Si vous êtes fasciné par des études approfondies, consultez à nouveau cette présentation du Dr Paul Besser sur le chapitre nord de la Californie d’AVS en 2017. Cependant, brièvement, il souligne que la résistance est de plus en plus préoccupante à mesure que la hauteur de l’interconnexion diminue ( donc le passage au cobalt pour certaines couches d’acier). L’utilisation de nouvelles alimentations de barrière pour 10 nm SuperFin permet de résoudre l’inconvénient de résistance, améliorant ainsi l’efficacité de l’interconnexion.

Ci-dessus: le plafond MIM formidable augmentera la capacité jusqu’à 5x, affirme Intel. Le résultat est une réduction de tension qui améliore l’efficacité.

Le condensateur MIM formidable est beaucoup plus vital, qui, selon Intel, augmentera la capacité de 5 fois par rapport à la norme commerciale. «Cette innovation est rendue possible par une toute nouvelle classe de fournitures diélectriques Hello-Ok empilées en couches ultra-minces simplement d’un certain nombre d’angströms d’épaisseur pour former une construction de super-réseau répétitif», a déclaré Intel’s Mind tout au long de sa présentation. L’amélioration de la capacité permet une réduction de tension qui, une fois de plus, rapporte des dividendes en efficacité.

Placer du caoutchouc dans la rue avec Tiger Lake

Avec une seule amélioration intranœud, 10 nm SuperFin fournit de bons points presque égaux à une transition de nœud complet, affirme l’entreprise. Si cela s’avère vrai, le système sur puce (SoC) de Tiger Lake qui doit sortir ces 12 mois et construit en utilisant 10 nm SuperFin devrait être formidable.

Intel affirme avoir optimisé Tiger Lake pour le cours SuperFin 10 nm. Ainsi, le processeur quad-core Willow Cove du SoC est libre d’atteindre des fréquences considérablement plus élevées dans les enveloppes d’énergie similaires à celles de son prédécesseur. On s’attend à ce que cette seule vérité confère un gain d’efficacité supérieur à la génération.

Ci-dessus: En application, le SuperFin 10 nm permet au futur noyau de Willow Cove de fonctionner à des charges d’horloge plus élevées pour toute tension montée ou de réduire la tension à une fréquence donnée.

SuperFin devrait également aider la structure graphique Intel Xe à maintenir des charges d’horloge plus élevées. Contempler Tiger Lake offre également 50% d’éléments d’exécution supplémentaires par rapport au SoC Ice Lake de la génération précédente, il est certain que les charges de travail 3D verront une augmentation prononcée.

Un avenir prometteur au-delà de 10 nm

La marchandise principale principalement basée sur le cours 10 nm d’Intel n’était pas aussi robuste que celle construite en utilisant des améliorations matures du nœud 14 nm. Ces modifications avec SuperFin 10nm. Apparemment, les équipes du centre de données de l’entreprise ont remarqué ce qui se passait et ont demandé des options supplémentaires qui profiteraient aussi bien à leur marchandise.

Bien que la Journée de la structure d’Intel 2020 ait été légère sur les détails concernant l’expertise SuperFin améliorée 10 nm, elle a indiqué que les améliorations se concentreraient sur une efficacité d’interconnexion améliorée pour transférer un certain nombre d’informations dans les puces. Il serait sûr de dire que les futurs GPU Xeon et Xe-HP capitaliseront sur Enhanced SuperFin pour renforcer les architectures scalaires et vectorielles d’Intel dans une histoire mieux ensemble.